Оптимизация маршрута топологического проектирования микропроцессора КОМДИВ 64 -РИО

Оптимизация маршрута топологического проектирования микропроцессора КОМДИВ 64 -РИО А. О. Власов, Б. Е. Евлампиев, П. Г. Кириченко, А. А. Кочнов, А. А. Поминова Научно Исследовательский институт системных исследований РАН Москва 2012

Содержание • • Введение Снижение времени оптимизации полного проекта Оптимизация на плане кристалла положения схем отключения синхросигналов ядра процессора Большой разброс задержек в ветвях синхросигналов Топологическое исправление внутренних критических путей Оптимизация сетки питания Заключение НИИСИ РАН 2

Введение • • Проведен подробный анализ проблем топологического маршрута проектирования СБИС Комдив 64 -РИО Описаны решения, позволяющие • Снизить время проектирования • Повысить быстродействие проекта • Снизить падение напряжения питания без ухудшения качества дизайна НИИСИ РАН 3

Снижение времени оптимизации полного проекта • Оптимизация проекта после сборки его из блоков = ~30% времени проектирования Двухпроходный маршрут блочного проектирования компании Cadence Трехпроходный маршрут блочного проектирования НИИСИ РАН 4

Повышение быстродействия проекта Применялись следующие оптимизации: 1. Оптимизация на плане кристалла положения схем отключения синхросигналов ядра процессора 2. Большой разброс задержек в ветвях синхросигналов 3. Топологическое исправление внутренних критических путей НИИСИ РАН 5

Повышение быстродействия проекта (оптимизация 1) 1/2 • • • T – период синхросигнала Tx – задержка дерева синхросигнала CLK T_DFF 1 – задержка переключения триггера DFF 1 T_CG – задержка переключения элемента CG S_CG – setup входа E элемента CG НИИСИ РАН 6

Повышение быстродействия проекта (оптимизация 1) 2/2 • Для сокращения задержки управляемого синхросигнала необходимо предпринять следующие меры: • минимизация количества и компактное размещение тактируемых им элементов • использование быстрых элементов для формирования синхросигнала • размещение блока CG в центре области, занимаемой элементами НИИСИ РАН 7

Повышение быстродействия проекта (оптимизация 2) 1/2 • • Значительная потеря быстродействия из-за увеличения разбежки синхросигнала • Недостаток ресурсов трассировки Построение дерева синхронизации: • Ограничение по емкости нагрузки для элементов дерева (C+) или без нее (C-). • Предварительная трассировка (R+) или одновременно со всеми сигналами (R-) • Ограничением по плотности заполнения (D+) или без (D‑) НИИСИ РАН 8

Повышение быстродействия проекта (оптимизация 2) 2/2 • • Критерии сравнения разных вариантов реализации дерева синхронизации • Относительное увеличение периода (Т) • Потребляемая мощность «деревом» синхронизации C-R-D+ - наиболее эффективный метод повышения быстродействия НИИСИ РАН 9

Повышение быстродействия проекта (оптимизация 3) 1/2 • Применяя локальный сдвиг синхросигнала, удается достигнуть требуемого быстродействия • • Возможна автоматизация подбора локальных сдвигов для всего блока/проекта При топологическом проектировании возникают сдвиги связанные с путями распространения синхросигнала НИИСИ РАН 10

Повышение быстродействия проекта (оптимизация 3) 2/2 • Топологический разброс задержки синхросигнала • Проблема решается компактным размещением начальных и конечных элементов НИИСИ РАН 11

Оптимизация сетки питания • • • Цель: снижение падения напряжения без ухудшения трассировки сигнальных линий. Оптимизация в два этапа • Трассы питания и земли были расширены на 20% в двух верхних слоях металлов • Оптимизация с помощью скрипта Результаты: НИИСИ РАН 12

Структура сетки питания • Результат работы скрипта До оптимизации НИИСИ РАН После оптимизации 13

Изменение падения напряжения после оптимизации СП Исходная СП НИИСИ РАН Оптимизированная СП 14

Заключение • • Рассмотренные методы применены при проектировании второй итерации Комдив 64 -РИО Методы основаны на использовании САПР автоматического размещения и трассировки Повышение частоты проекта с 185 МГц до 285 МГц (typical) Улучшения схемы синхронизации, сетки земли и питания повысили быстродействие и надежность работы НИИСИ РАН 15