Лекционный курс для потока УТ-2 Лектор профессор кафедра

Скачать презентацию Лекционный курс для потока УТ-2 Лектор профессор кафедра

Электроника.pptx

Количество слайдов: 93

Лекционный курс для потока УТ-2 Лектор: профессор (кафедра ИИС и ТП, ауд. 1306) 1

Позиционная Смешанные Десятичная Фибоначчиева Непозиционные Биномиальная Двоичная Факториальная V — 5, X — 10, L — 50, C — 100, D — 500, M — 1000 Троичная Шестнадцатеричная Римская Майя СОК Шестидесятеричная 2

Позиционные системы счисления ЭВМ В позиционных системах счисления один и тот же числовой знак (цифра) в записи числа имеет различные значения в зависимости от того места (разряда), где он расположен. Двоичная система счисления Шестнадцатеричная система счисления Двоичная система счисления (или классическая двоичная система счисления) — позиционная система счисления с основанием 2 и весами разрядов 2 K, где k — номер разряда. Используются цифры 0 и 1. 4 - битный - 1101, 8 -битный - 0011, 16 -битный - Шестнадцатеричная система счисления (шестнадцатеричные числа) — система счисления по целочисленному основанию 16. Обычно в качестве шестнадцатеричных цифр используются десятичные цифры от 0 до 9 и латинские буквы от A до F для обозначения цифр от 10 до 15. 100010110111001 14 FC, 26 BD 3

Двоичная система счисления Двоичная система используется в цифровых системах, поскольку является наиболее простой и удовлетворяет требованиям: - чем меньше значений существует в системе, тем проще изготовить отдельные элементы, оперирующие этими значениями. В частности, две цифры двоичной системы счисления могут быть легко представлены многими физическими явлениями: есть ток — нет тока, индукция магнитного поля больше пороговой величины или нет и т. д. - чем меньше количество состояний у элемента, тем выше помехоустойчивость и тем быстрее он может работать. Например, чтобы закодировать три состояния через величину индукции магнитного поля, потребуется ввести два пороговых значения, что не будет способствовать помехоустойчивости и надёжности хранения информации. - двоичная арифметика является довольно простой. Простыми являются таблицы сложения и умножения — основных действий над числами. - возможно применение аппарата алгебры логики для выполнения логических и побитовых операций над числами (сложение, вычитание, умножение, отрицание, ограничение, обощение, деление). Четырехразрядный формат чисел Восьмиразрядный формат чисел Шестнадцатиразрядный формат чисел 1101 (0… 15) 2 n, где n - 1…. 4 1101101 (0… 255) 2 n, где n – 1… 8 100010110101 (0… 65535) 2 n, где n – 1… 16 4

Прямой код числа 4610 Таблица разности двоичных чисел 0 -0=0 1 -0=1 0 -1=1 1 -1=0 Таблица сложения двоичных чисел Обратный код числа 4610 Таблица умножения двоичных чисел 0 • 0 = 0 0 • 1 = 0 1 • 0 = 0 1 • 1 = 1 Пример вычитания двоичных чисел (1810 - 2310) 0 + 0 = 0 0 + 1 = 1 1 + 0 = 1 1 + 1 = 10 перенос 1 Пример сложения двоичных чисел (1810 + 2310) 5

Десятичная система Двоичная система Шестнадцатеричная система 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 10000 0 1 2 3 4 5 6 7 8 9 A B C D E F 10 6

f(t) t Аналоговый сигнал Дискретный сигнал получается путем дискретизации аналогового сигнала. В этом случае сигнал представляется в виде последовательности значений, взятых в дискретные моменты времени. Эти значения называются отсчётами. Δt называется интервалом дискретизации. Цифровой сигнал формируется путем временного квантования аналогового сигнала. Квантование является частным случаем дискретизации, когда дискретизация происходит по одинаковой величине называемой квантом. В результате сигнал будет представлен таким образом, что на каждом заданном промежутке времени известно приближённое (квантованное) значение сигнала, которое можно записать целым числом. Если записать эти целые числа в двоичной системе, получится последовательность нулей и единиц, которая и будет являться цифровой формой сигнала. Квантованный сигнал представляет собой область значений аналогового сигнала, разбитого на уровни, количество которых должно быть представлено в числах заданной разрядности. Расстояния между этими уровнями называется шагом квантования Δ. Число этих уровней равно N (от 0 до N-1). Каждому уровню присваивается некоторое число. Отсчёты сигнала сравниваются с уровнями квантования и в качестве сигнала выбирается число, соответствующее некоторому уровню квантования. Каждый уровень квантования кодируется двоичным числом с n разрядами.

Идеальный сигнал Фронт Вершина Спад Реальный сигнал Фронт Вершина Спад Фронт 8

Логические элементы — устройства, предназначенные для обработки информации в цифровой форме (последовательности сигналов высокого — « 1» и низкого — « 0» уровней в двоичной логике) Система простых логических функций, на основе которой можно получить любую логическую функцию, называется функционально полной × +

(Отрицание) инверсия, НЕ Графическое представление Временные диаграммы работы Таблица истинности Дизьюнкция (сложение), ИЛИ

Коньюнкция (умножение), И Умножение с инверсией (штрих Шеффера), И-НЕ

Сложение с инверсией (Стрелка Пирса), ИЛИ-НЕ

Реализация основных функций на элементах И-НЕ а) Функция НЕ: б) Функция И: в) Функция ИЛИ:

Рассмотрим порядок составления функциональной схемы по заданной логической функции 1 -й этап - получить отрицание от переменных х 1, х2, х3. 2 -й этап - получить дизъюнкцию , конъюнкции и . 3 -й этап - получить конъюнкцию х 1( ). 4 -й этап - получить заданную логическую функцию. Функциональная схема

(практическое задание) f 1 = X 1×X 2× 1× 2 X X f 1 = X 1+X 2+X 1+X 2 .

Синтез функциональных схем на основе логических элементов f 1 = X 1×X 2× 1× 2 X X f 1 = X 1+X 2+X 1+X 2 .

(практическое задание)

Сложность логической функции, а отсюда сложность и стоимость реализующей ее КС, пропорциональны числу логических операций и числу вхождений переменных или их отрицаний. В принципе любая функция может быть упрощена непосредственно с помощью аксиом и теорем логики, но, как правило, такие преобразования требуют громоздких выкладок. Наиболее часто применяемым методом упрощения (минимизации) ПФ является метод карт Карно. Карты Карно — графический способ минимизации линейных функций, обеспечивающий относительную простоту работы с большими выражениями и устранение потенциальных гонок. Минимизация необходима для построения комбинационных схем цифровых автоматов минимальной сложности. Она представляет собой операции попарного неполного склеивания и элементарного поглощения. Карты Карно рассматриваются как перестроенная соответствующим образом таблица истинности функции. Карты Карно были изобретены в 1952 Эдвардом В. Вейчем и усовершенствованы в 1953 Морисом Карно, физиком из «Bell Labs» , и были призваны помочь упростить цифровые электронные схемы. Исходной информацией для работы с картой Карно является таблица истинности минимизируемой функции. Таблица истинности содержит полную информацию о логической функции, задавая её значения на всех возможных 2 N наборах входных переменных X 1. . . XN. Карта Карно также содержит 2 N клеток, каждая из которых ассоциируется с уникальным набором входных переменных X 1. . . XN. Таким образом, между таблицей истинности и картой Карно имеется взаимно однозначное соответствие, и карту Карно можно считать соответствующим образом отформатированной таблицей истинности. Карта Карно может быть составлена для любого количества переменных, однако удобно работать при количестве переменных не более пяти. По сути Карта Карно — это таблица истинности составленная в 2 -х мерном виде.

Карта Карно для двух переменных X 2 X 1 0 1 X 1 1 0 Карта Карно для трёх переменных X 2 X 3 X 1 0 1 1 0 X 1 Y = X 1 X 2+ X 1 X 2 X 2 X 3 0 1 0 0 Y = X 1 X 2 X 3+ X 1 X 2 X 3 Карта Карно для четырех переменных x 3 x 4 X 1 x 2 X 3 x 4 1 1 x 2 x 1 x 2 X 3 x 4 1 1 Y = X 1 X 2 X 3+ X 1 X 3 X 4+ X 1 X 2 X 3 X 4+ X 2 X 4 Если функция имеет запрещённые наборы входных переменных, при которых функция может иметь произвольное значение (0 либо 1), то такая функция называется неопределённой. Для удобства минимизации её следует доопределить, то есть неопределённые значения карты Карно произвольным образом заменить « 1» либо « 0» .

Алгоритм и способы объединения (склейки) минтермов карт Карно -объединяются смежные клетки, содержащие единицы в область, так чтобы одна область содержала 2 n (где n - целое число) клеток (крайние строки и столбцы являются соседними между собой), в области не должно находиться клеток содержащих нули; -область должна располагаться симметрично оси(ей); -не смежные области, расположенные симметрично оси(ей) могут объединяться в одну; -область должна быть как можно больше, а количество областей как можно меньше; -области могут пересекаться; -возможно несколько вариантов накрытия. При склейке должно быть минимум числа объединений единиц и максимум единиц, составляющих каждое объединение.

Законы алгебры логики базируются на аксиомах и позволяют преобразовывать логические функции. Логические функции преобразуются с целью их упрощения, а это ведет к упрощению цифровой схемы. Аксиомы алгебры логики описывают действие логических функций "И" и "ИЛИ" и записываются следующими выражениями: 0 1 = 0 × 1 0 = 0 × 1 1 = 1 × Закон дополнительных элементов 0 + 0 = 0 0 + 1 = 1 1 + 1 = 1 Закон отрицательной логики Двойное отрицание Закон тавтологии (многократное повторение) X + X + X = X X × X X X = X × × 1 + 0 = 1 Закон переместительности Х 1+ Х 2 + Х 3 + Х 4 = Х 1+ Х 3 + Х 2 + Х 4 Правило склеивания (выполняется только по одной переменной) Х 1× 2× 3 + Х 1× 2× 3 = Х 1× 3 (Х 2+Х 2) = Х 1× 3 Х Х Х = 1

Пусть необходимо минимизировать функцию, имеющую вид: f(x) = {1, 2, 6, 12, 13}. Составляем таблицу истинности путем записи аргументов функции в нее в двоичном представлении: Данные из таблицы истинности запишем в виде: Х 1 Х 2 Х 3 Х 4 1 0 0 0 1 2 0 0 1 0 6 0 1 1 0 12 1 1 0 0 13 1 1 0 1 f(x) = x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 Вставляем в карту Карно минтермы « 1» ( « 0» не записываем) и объединяем их в карте Карно, имеющей 4 строки и 4 столбца: X 3 x 4 1 X 1 x 2 x 3 x 4 (Х 2 и Х 2 сокращаются) x 1 x 2 x 3 (Х 4 и Х 4 сокращаются) X 3 x 4 1 1 x 2 x 1 x 3 x 4 X 3 x 4 1 1 X 1 x 2 Получаем новую минимизированную функцию, которая имеет не 5, а 3 сомножителя: f(x) = x 1 x 2 x 3 x 4 + x 1 x 2 x 3

Пусть необходимо минимизировать некоторую функцию, имеющую вид: f(x) = {1, 3, 4, 6, 9, 11} . Запишем аргументы функции в таблицу истинности в двоичном представлении: Запишем функцию в виде: Х 1 Х 2 Х 3 Х 4 1 0 0 0 1 3 0 0 1 1 4 0 1 0 0 6 0 1 1 0 9 1 0 0 1 11 1 0 1 1 f(x) = x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 X 3 x 4 1 X 1 x 2 x 1 x 2 X 3 x 4 1 1 1 x 2 X 1 x 2 1 1 Получаем новую минимизированную функцию, которая имеет не 6, а 2 сомножителя: f(x) = x 1 x 2 x 4 + х2 x 4

(практическое задание) Минимизировать представленные выражения и синтезировать структурные схемы, их реализующие: + + + +

f (X) = Х 1+ Х 2 Динамические характеристики сигналов: t (X 1) = 4 нс t (X 2) = 2 нс tзад = 1 нс

Схема с гонками f (X) =Х 1+ Х 2 Схема без гонок Х 2

РТЛ — резисторно-транзисторная логика (устаревшая, заменена на ТТЛ); ДТЛ — диодно-транзисторная логика (устаревшая, заменена на ТТЛ); ТТЛ — транзисторно-транзисторная логика — микросхемы сделаны из биполярных транзисторов с многоэмиттерными транзисторами на входе; ТТЛШ — транзисторно-транзисторная логика с диодами Шоттки — усовершенствованная ТТЛ, в которой используются биполярные транзисторы с эффектом Шоттки; ЭСЛ — эмиттерно-связанная логика — на биполярных транзисторах, режим работы которых подобран так, чтобы они не входили в режим насыщения, — что существенно повышает быстродействие; ИИЛ — интегрально-инжекционная логика. МОП-логика (металл-оксид-полупроводник логика) — микросхемы формируются из полевых транзисторов n-МОП или p-МОП типа; КМОП-логика (комплементарная МОП-логика) — каждый логический элемент микросхемы состоит из пары взаимодополняющих (комплементарных) полевых транзисторов (n-МОП и p-МОП). Существует также смешанная технология Bi. CMOS. КМОП и ТТЛ (ТТЛШ) технологии являются наиболее распространёнными логиками микросхем. Где необходимо экономить потребление тока, применяют КМОП-технологию, где важнее скорость и не требуется экономия потребляемой мощности применяют ТТЛ-технологию. Слабым местом КМОП-микросхем является уязвимость к статическому электричеству — достаточно коснуться рукой вывода микросхемы и её целостность уже не гарантируется. С развитием технологий ТТЛ и КМОП микросхемы по параметрам сближаются и, как следствие, например, серия микросхем 1564 — сделана по технологии КМОП, а функциональность и размещение в корпусе как у ТТЛ технологии. Микросхемы, изготовленные по ЭСЛ-технологии, являются самыми быстрыми, но и наиболее энергопотребляющими, и применялись при производстве вычислительной техники в тех случаях, когда важнейшим параметром была скорость вычисления. В СССР самые производительные ЭВМ типа ЕС 106 х изготавливались на ЭСЛ-микросхемах. Сейчас эта технология используется редко.

Одновибраторы предназначены для формирования импульсов определенной длительности Вх Вх Вых Схема укорачивающего одновибратора Схема одновибратора, выполненного на ТТЛ микросхеме Одновибратор запускается импульсом отрицательной полярности при нажатии на кнопку SB 1 и формирует импульс длительностью около 0, 5 мс отрицательной полярности.

Формирователи импульса после окончания действия запускающего сигнала

Мультивибратор — релаксационный генератор сигналов электрических прямоугольных колебаний с короткими фронтами. Существуют три типа схем мультивибратора в зависимости от режима работы: - нестабильный, или автоколебательный: схема самопроизвольно переходит из одного состояния в другое. - моностабильный: одно из состояний является стабильным, но другое состояния неустойчиво (переходное). Мультивибратор на некоторое время, определяемое параметрами его компонентов переходит в неустойчивое состояние под действием запускающего импульса. Затем возвращается в устойчивое состояния до прихода очередного запускающего импульса. Такие мультивибраторы используются для формирования импульса с фиксированной длительностью, не зависящей от длительности запускающего импульса. Такой тип мультивибраторов иногда, в литературе, называют одновибраторы или ждущие мультивибраторы. - бистабильный: схема устойчива в любом состоянии. Схема может быть переключена из одного состояния в другое с помощью внешних импульсов. Схема имеет два динамических состояния. В первом из них, когда на выходе D 1. 1 состояние лог. "1" (выход D 1. 2 лог. "0"), конденсатор С 1 заряжается. В процессе заряда напряжение на входе инвертора D 1. 1 возрастает, и при достижении значения Uпор=0, 5 Uпит происходит скачкообразный переход во второе динамическое состояние, в котором на выходах D 1. 1 лог. "О", D 1. 2 - "1". В этом состоянии происходит перезаряд емкости (разряд) током обратного направления. При достижении напряжения на С 1 Unop происходит возврат схемы в первое динамическое состояние. Диаграмма напряжений поясняет работу. Резистор R 2 является ограничительным, и его сопротивление не должно быть меньше 1 к. Ом, а чтобы он не влиял на расчетную частоту, номинал резистора R 1 выбираем значительно больше R 2 (R 2<0, 01 R 1). Ограничительный резистор (R 2) иногда устанавливают последовательно с конденсатором.

Для устройств автоматики, дистанционного управления или проверки работы отдельных узлов схемы иногда требуется передавать пачку из определенного числа импульсов Формирователи пачки импульсов

Процесс установления колебаний в генераторе Трехзвенные фазосдвигающие RС цепи (а, б) и схема моста Вина (в)

Автогенераторы типа RC ОУ В качестве звена обратной связи использован полосовой RC-фильтр, частотные характеристики которого приведены на рисунке. Здесь по оси абцисс отложена относительная частота W = w. RC, поэтому средняя частота равна единице. Для выполнения условия автоколебательного режима звено RC должно быть подключено к неинвертирующему входу ОУ, образуя положительную обратную связь. ОУ по неинвертирующему входу должен иметь коэффициент усиления К=3. Поэтому R 1=2 R 2. В целом, цепь, подключенная к ОУ (полосовой фильтр и делитель R 1 R 2), называется мостом Вина-Робинсона. При строгом выполнении условия R 1=2 R 2 и идеальном ОУ в схеме будут существовать незатухающие колебания, частота которых зависит от величин R и C. R 1 определяет амплитуду колебаний. Уменьшение R 1 вызовет затухание колебаний, а увеличение R 1 приведет к нарастанию амплитуды колебаний вплоть до насыщения усилителя и, как следствие, к появлению заметных нелинейных искажений формы кривой выходного напряжения генератора. Эти обстоятельства требуют использования в составе генератора системы автоматического регулирования амплитуды. В простейшем случае для этого в качестве резистора R 2 используют нелинейный элемент – микромощную лампу накаливания, динамическое сопротивление которой с ростом амплитуды тока увеличивается.

Основным элементом генератора является микросхема К 155 ЛАЗ. Кольцевое соединение трёх инверторов DD 1. 1. . . DD 1. 3 представляет собой неустойчивую структуру, склонную к возбуждению на максимальной рабочей частоте. Резистор R 1 задаёт рабочую точку микросхемы вблизи порога переключения. Благодаря наличию у ТТЛ-схем "мёртвой зоны" (диапазона напряжений между порогами логического "0" и логической "1") ИМС переходит в активный режим. Контур L 1 -C 1 создаёт условия для возбуждения на собственной резонансной частоте. Добротность контура большого значения не имеет, схема уверенно запускается и с низкодобротными контурами. RC-генератор на ОУ с упрощенным мостом Вина и простейшей схемой стабилизации амплитуды. Мост Вина

Генератор прямоугольного и треугольного напряжений Триггер Шмитта Интегратор интегрирует постоянное напряжение, имеющееся на выходе триггера Шмитта. Когда выходное напряжение интегратора достигает порога срабатывания триггера Шмитта, напряжение на его выходе U 1 скачком меняет свой знак. Вследствие этого напряжение на выходе интегратора начинает изменяться в противоположную сторону, пока не достигнет другого порога срабатывания триггера Шмитта. Изменяя постоянную интегрирования RC, можно перестраивать частоту формируемого напряжения в широком диапазоне. Амплитуда треугольного напряжения U 2 зависит только от установки уровня срабатывания триггера Шмитта Uп, который для данной схемы включения триггера составляет UМR 1/R 2 (UМ – напряжение насыщения ОУ). Период колебаний генератора равен удвоенному времени, которое необходимо интегратору, чтобы его выходное напряжение изменилось от –Uп до +Uп. Отсюда следует, что Таким образом, частота формируемого напряжения не зависит от уровня напряжения насыщения операционного усилителя.

С задержкой включения и выключения При замыкании кнопки SB 1 емкость С 1 начинает заряжаться. Постоянная времени цепи заряда (tз=0, 7 R 2 С 1) выбирается такой, чтобы переключение элемента D 1. 1 происходило после прекращения дребезга. При размыкании SB 1 процесс перезаряда конденсатора аналогичен, что видно из диаграммы.

Компаратор - это сравнивающее устройство. Аналоговый компаратор предназначен для сравнения непрерывно изменяющихся сигналов и выдающий логический "0" или "1", в зависимости от того, какой из сигналов больше. На практике получили применение схемы компараторов, сравнивающие входной сигнал Uвх с опорным Uоп. ОУ В качестве компаратора может быть использован операционный усилитель (ОУ). Усилитель включен по схеме инвертирующего сумматора, однако, вместо резистора в цепи обратной связи включены параллельно стабилитрон VD 1 и диод VD 2. Пусть R 1 = R 2. Если Uвх - Uоп > 0, то диод VD 2 открыт и выходное напряжение схемы небольшое отрицательное, равное падению напряжения на открытом диоде. При Uвх - Uоп < 0 на стабилитроне установится напряжение, равное его напряжению стабилизации Uст. Это напряжение должно соответствовать единичному логическому уровню цифровых интегральных микросхем (ИМС), входы которых подключены к выходу компаратора. Таким образом, выход ОУ принимает два состояния, причем в обоих усилитель работает в линейном режиме. Многие типы ОУ не допускают сколько-нибудь существенное входное дифференциальное напряжение. Недостатком данной схемы является относительно низкое быстродействие, обусловленное необходимостью частотной коррекции, так как ОУ работает в линейном режиме со 100%-ной обратной связью. Используя для построения компаратора обычные ОУ, трудно получить время переключения менее 1 мкс.

Двухпороговый компаратор (или компаратор "с окном") фиксирует, находится ли входное напряжение между двумя заданными пороговыми напряжениями или вне этого диапазона. Для реализации такой функции выходные сигналы двух компараторов необходимо подвергнуть операции логического умножения. На выходе логического элемента единичный уровень сигнала будет иметь место тогда, когда & выполняется условие U 1 < Uвх < U 2, так как в этом случае на выходах обоих компараторов будут единичные логические уровни. Такой компаратор выпускается в виде ИМС. Пример - 521 СА 1). Особенности компараторов: - Несмотря на то, что компараторы очень похожи на операционные усилители, в них почти никогда не используют отрицательную обратную связь, так как в этом случае весьма вероятно (а при наличии внутреннего гистерезиса - гарантировано) самовозбуждение компараторов. - В связи с тем, что в схеме нет отрицательной обратной связи, напряжения на входах компаратора неодинаковы. - Из-за отсутствия отрицательной обратной связи входное сопротивление компаратора относительно низко и может меняться при изменении входных сигналов. - Выходное сопротивление компараторов значительно и различно для разной полярности выходного напряжения.

ЦИФРОВЫЕ КОМПАРАТОРЫ Цифровые компараторы выполняют сравнение двух чисел, представленных в двоичном коде. Число входов компаратора определяется разрядностью сравниваемых двоичных кодов чисел «а» и «b» . Цифровой компаратор имеет три выхода, на которых формируются сигналы в условиях a = b, a > b и a < b. a b Fb Fp Fm а b a>b a=b a

ЦИФРОВЫЕ МНОГОРАЗРЯДНЫЕ КОМПАРАТОРЫ Последовательный способ наращивания разрядности компаратора Комбинированный способ наращивания разрядности компаратора Организация 8 -разрядного компаратора Четырехразрядный компаратор К 564 ИП 2 Организация N-разрядного компаратора

Структурная схема сравнения 16 -разрядных кодов

ДЕШИФРАТОРЫ Дешифратор — функциональный узел, вырабатывающий сигнал «лог. 1» (дешифратор с прямыми выходами) или сигнал «лог. 0» (дешифратор с инверсными выходами) только на одном из своих 2 n выходах в зависимости от кода двоичного числа на n входах. Пирамидальный дешифратор 3 × 8 с прямыми выходами у0 х1 х2 х3 у7 Дешифраторы широко используются в устройствах управления, где они формируют управляющий сигнал в соответствии с входным кодом, который воздействует на какое-либо исполнительное устройство.

ДЕШИФРАТОРЫ Дешифратор на ИМС К 155 ИД 3 на 4 × 16 Микросхема К 155 ИД 3 имеет четыре информационных входа Х 0, Х 1, Х 2 и Х 3, два инверсных входа стробирования V, объединённых по И, и 16 инверсных выходов 0– 15. Если на входах V 1, V 2 «лог. 0» , то на выходе одной из схем DD 1, номер которой соответствует десятичному эквиваленту входного кода, будет «лог. 0» . Если хотя бы на одном из входов V «лог. 1» , то независимо от состояния входов на всех выходах микросхемы формируется «лог. 1» .

ДЕШИФРАТОРЫ Паразитные импульсы в дешифраторах Как и для любых других цифровых микросхем, для дешифраторов критична ситуация одновременного или почти одновременного изменения входных сигналов. Например, если стробы С постоянно разрешают работу дешифратора, то в момент изменения входного кода на любом выходе дешифратора могут появиться паразитные отрицательные короткие импульсы. Это может быть связано как с неодновременным выставлением разрядов кода (из-за несовершенства микросхем источников кода или из-за разных задержек распространения по линиям связи), так и с внутренними задержками самих микросхем дешифраторов. Если такие паразитные импульсы нужно исключить, то можно применять синхронизацию с помощью стробирующих сигналов. Используемый для этого сигнал С должен начинаться после текущего изменения кода, а заканчиваться до следующего изменения кода, то есть должен быть реализован вложенный цикл. На рисунке показано, как будет выглядеть выходной сигнал дешифратора без стробирования и со стробированием.

ДЕШИФРАТОРЫ Перекоммутация входного сигнала по разным выходам (демультиплексирование сигнала). Дешифратор в данном случае выступает в качестве демультиплексора входных сигналов, который позволяет разделить входные сигналы, приходящие в разные моменты времени на вход С 2, на одну выходную линию (мультиплексированные сигналы). При этом входы 1, 2, 4 дешифратора используются в качестве управляющих, определяющих, на какой выход переслать пришедший в данный момент входной сигнал. Вход С 2 выступает в роли входного сигнала, который пересылается на заданный выход 0, 1, 2, … или 7. Если у микросхемы имеется несколько стробирующих входов С, то оставшиеся входы С можно использовать в качестве разрешающих работу дешифратора (например, вход С 1). С 2

ДЕШИФРАТОРЫ Позиционная индикация на дешифраторе Дешифраторы, имеющие выходы 0 – 3 с открытым коллектором, удобно применять в схемах позиционной индикации на светодиодах. На рисунке приведен пример такой индикации на микросхеме, которая представляет собой два дешифратора 2 x 4 с объединенными входами для подачи кода и стробами С 1 и С 2, позволяющими строить дешифратор 3 x 8. При этом старший разряд кода выбирает один из дешифраторов 2 x 4 (нуль соответствует верхнему по схеме дешифратору, а единица—нижнему). То есть в данном случае номер горящего светодиода равен входному коду дешифратора. Такая индикация называется позиционной.

ДЕШИФРАТОРЫ Индикация на дешифраторе с использованием 7 -сегментного индикатора Семисегментный код необходим для отображения на цифровых индикаторах значений цифр от 0 до 9. Семисегментный, потому что цифры отображаются так называемыми сегментами, которых семь штук. Ниже приведена таблица соответствия между двоичным и семисегментным кодами. Ц и ф р а Двоичный код Семисегментный код 8 4 2 1 a b c d e f g 0 0 0 1 1 1 0 1 0 0 0 1 1 0 0 2 0 0 1 1 0 1 3 0 0 1 1 1 0 0 1 4 0 1 0 0 0 1 1 5 0 1 1 6 0 1 1 1 7 0 1 1 1 0 0 8 1 0 0 0 1 1 1 1 9 1 0 0 1 1 1 0 1 1

ДЕШИФРАТОРЫ Увеличение разрядности дешифратора на 32 выхода

ДЕШИФРАТОРЫ Увеличение разрядности дешифратора на 64 выхода

ДЕШИФРАТОРЫ Увеличение разрядности дешифратора на 256 выходов

ШИФРАТОРЫ Шифратор это функциональный узел, осуществляющий преобразование сигнала на одном из его входов в цифровой код на его выходах. При появлении сигнала логической единицы на одном из десяти входов на четырех выходах шифратора будет присутствовать соответствующее двоичное число. Пусть сигнал «лог. 1» подан на вход Х 7. Тогда на выходах логических элементов DD 1. 1, DD 1. 2, DD 1. 3 будут сигналы логических единиц, а на выходе элемента DD 1. 4 – сигнал логического нуля. Таким образом, на выходах 8, 4, 2, 1 шифратора мы получим двоичное число 0111, соответствующий числу 7. DD 1. 1 DD 1. 2 DD 1. 3 DD 1. 4 Некоторые из шифраторов снабжаются входом стробирования. Наличие входа стробирования позволяет выделять сигнал в определенный момент времени.

ШИФРАТОРЫ Увеличение числа входов шифратора Структурная схема шифратора 16 х 4 на двух микросхемах шифраторов ИВ 1 и трех элементах 2 И-НЕ Наличие у шифраторов входов EI и EO позволяет увеличивать количество входов и разрядов шифратора с помощью дополнительных элементов на выходе. Одновременное или почти одновременное изменение сигналов на входе шифратора приводит к появлению периодов неопределенности на выходах. Выходной код может на короткое время принимать значение, не соответствующее ни одному из входных сигналов. Поэтому в тех случаях, когда входные сигналы могут приходить одновременно, необходима синхронизация выходного кода, например, с помощью разрешающего сигнала EI, который должен приходить только тогда, когда состояние неопределенности уже закончилось.

ШИФРАТОРЫ Применение шифратора для уменьшения числа передающих линий Стандартное применение шифраторов состоит в сокращении количества сигналов. Например, в случае шифратора ИВ 1 информация о восьми входных сигналах сворачивается в три выходных сигнала. Это очень удобно, например, при передаче сигналов на большие расстояния. Правда, входные сигналы не должны приходить одновременно. На нижнем рисунке показаны стандартная схема включения шифратора и временные диаграммы его работы Инверсия выходного кода приводит к тому, что приходе нулевого входного сигнала на выходе формируется не нулевой код, а код 111, то есть 7. Точно так же приходе, например, третьего входного сигнала на выходе образуется код 100, то есть4, а приходе пятого выходного сигнала — код 010, то есть 2.

МУЛЬТИПЛЕКСОРЫ Мультиплексор - это функциональный узел, осуществляющий подключение (коммутацию) одного из нескольких информационных входов (Х 0 - Х 2) на выход (Y). Входы А 0 – А 2 являются управляющими и предназначены для выбора одного из информационных входов, подключаемых к выходу У. Одновременная подача двух и более сигналов на управляющие входы недопустимо, т. к. в этих случаях состояние выхода ИМС 3 -2 И-ИЛИ будет непредсказуемо. Для устранения подобных случаев управление работой мультиплексора осуществляется дешифратором DC. Реализация мультиплексора На ИМС 3 -2 И-ИЛИ

МУЛЬТИПЛЕКСОРЫ

МУЛЬТИПЛЕКСОРЫ Диаграмма сигналов

МУЛЬТИПЛЕКСОРЫ Мультиплексор обозначается – MS. A 1 -A 3 - адресные входы. На них подается двоичный код, указывающий номер подсоединяемого к выходу входа из набора D 0 D 7. D 0 -D 7 информационные входы. E- разрешающий вход. Подача лог. « 1» на вход Е переводит выход «У» в высокоимпедансное состояние. D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 A 2 A 1 A 0 Y 1 0 0 0 0 0 D 0 0 1 0 0 0 0 1 D 1 0 0 0 0 1 0 D 2 0 0 0 1 1 D 3 0 0 1 0 0 D 4 0 0 0 1 0 1 D 5 0 0 0 1 0 1 1 0 D 6 0 0 0 0 1 1 D 7

МУЛЬТИПЛЕКСОРЫ Число информационных входов реально выпускаемых промышленностью микросхем мультиплексоров не превышает 16. Поэтому в случае необходимости иметь большее число входов из имеющихся микросхем строят структуру так называемого мультипроцессорного дерева. Структурная схема 16 -входового мультиплексор, построенного с использованием 4 -входовых ИМС

ДЕМУЛЬТИПЛЕКСОРЫ Демультиплексорами называются устройства, которые позволяют подключать сигнал с одного входа к одному из нескольких выходов. Демультиплексор можно построить на основе точно таких же схем логического "И", как и при построении мультиплексора. Существенным отличием от мультиплексора является возможность объединения нескольких входов в один без дополнительных схем. Однако для увеличения нагрузочной способности микросхемы, на входе демультиплексора для усиления входного сигнала лучше поставить инвертор. Условно графическое обозначение демультиплексора с четырьмя выходами Х У 1 У 2 У 3 А 0 А 1 У 4

ДВУХНАПРАВЛЕННЫЕ КЛЮЧИ (МУЛЬТИПЛЕКСОРЫ-ДЕМУЛЬТИПЛЕКСОРЫ) Двунаправленные ключи могут передавать цифровые и аналоговые сигналы. Благодаря этому можно строить мультиплексоры — демультиплексоры. Показанная на рисунке микросхема содержит два четырёхвходовых мультиплексора, которые могут использоваться как демультиплексоры (МХ — ДМХ). На схемах они обозначаются буквами МХ. Микросхема содержит один общий инверсный вход Е разрешения (стробирования) и два общих адресных входа 1 и 2. При логической 1 на входе разрешения выходы отключаются от информационных входов и переходят в высокоипедансное состояние. При активизации входа разрешения, т. е. при подаче на него логического 0, происходит соединение одного из информационных входов (в соответствии с кодом на адресных входах) с выходом микросхемы. Поскольку это состояние происходит при помощи двунаправленных ключей на КМОП — транзисторах, то сигнал может передаваться как со входов на выход (режим мультиплексора), так и с выхода на входы ( режим демультиплексора). Кроме того, передаваемый сигнал может быть как аналоговым, так и цифровым.

Преобразователи кодов служат для преобразования входных двоичных кодов в выходные двоично— десятичные и наоборот. Находят применение в схемах многоразрядной десятичной индикации. На схемах обозначаются буквами X/Y. ИМС К 155 пп 5 (преобразователь двоичнодесятичного кода в код семисегментного индикатора) Таблица истинности преобразователя двоичнодесятичного кода в код семисегментного индикатора Сегмент светится, если на него подаётся логическая 1.

СУММАТОРЫ Сумматоры предназначены для выполнения арифметических действий с двоичными числами: сложения, вычитания, умножения и деления – и относятся к арифметическим устройствам. В цифровой вычислительной технике используются одноразрядные суммирующие схемы с двумя и тремя входами, причём первые называются полусумматорами а вторые – полными одноразрядными сумматорами. Полусумматоры могут использоваться только для суммирования младших разрядов чисел. Полные одноразрядные сумматоры имеют дополнительный третий вход, на который подаётся перенос из предыдущего разряда при суммировании многоразрядных чисел. Арифметические устройства воспринимают переменные "0" и "1" как цифры и выполняет действия над ними по законам двоичной арифметики. Входы Выходы Х 1 Х 2 S P 0 0 1 1 0 1 Таблица истинности одноразрядного полусумматора Функциональная схема одноразрядного полусумматора на элементах «искл. ИЛИ» , «И» Сигнал переноса « 1» в следующий разряд Функциональная схема одноразрядного полусумматора на элементах «Не» , «И» S P Условное обозначение полусумматора

СУММАТОРЫ Полный одноразрядный сумматор на три входа и два выхода Входы № Ai Bi Выходы Pi Si Pi+1 0 0 0 1 1 0 2 0 1 0 3 Полный сумматор имеет информационные входы «А» и «В» , информационный выход «S» , вход и выход переноса «Р» 0 0 1 1 0 1 4 1 0 0 1 0 5 1 0 1 6 1 1 0 0 1 7 1 1 1 Схема одноразрядного сумматора содержит два Полусумматора HS и элемент ИЛИ

СУММАТОРЫ Полный сумматор, синтезированный из двух полусумматоров Организация 12 - разрядного сумматора С – вход расширения Параллельный n-разрядный сумматор

Параллельные сумматоры с последовательным переносом При параллельном способе сложения необходимо иметь отдельные одноразрядные сумматоры для каждого разряда чисел. Параллельный сумматор может быть составлен из одноразрядных сумматоров путем соединения выхода, на котором получается сигнал переноса данного разряда, со входом для сигнала переноса соседнего, более старшего разряда. В зависимости от типа используемых одноразрядных сумматоров параллельные сумматоры могут быть комбинационными, накапливающими и комбинационно - накапливающими. Сигнал переноса, который возникает в каком либо разряде, распространяется к старшим разрядам по цепочке сумматоров, т. е. в таком сумматоре цепь переноса получается последовательной. Поэтому время сложения двух m-разрядных чисел будет равно m×tзр, где tзр – время задержки сигнала в цепях формирования переноса одноразрядного сумматора. Если на таком сумматоре числа А и В складываются в обратном коде, то в схеме добавляется цепь циклического переноса, связывающая выход переноса старшего (знакового) разряда со входом переноса младшего разряда. Недостатком рассмотренного сумматора является его сравнительно низкое быстродействие. Для увеличения быстродействия в сумматорах применяют сквозной, одновременный или групповой переносы.

Цифро-аналоговые преобразователи предназначены для создания выходной аналоговой величины, соответствующей цифровому коду, поступившему на вход преобразователя. Простейший ЦАП можно построить на основе ОУ с весовыми резисторами на входе. Каждый из аналоговых ключей K 0 … KN -1 может находиться в одном из двух состояний: закрытом или открытом. Сопротивление резисторов соседних разрядов отличаются в 2 раза. Выходное напряжение ЦАП является функцией полного сопротивления резистивной матрицы которое в свою очередь определяется состояниями ключей, т. е. : , где a K = [1, 0]. Выбрав Eon, R, Roc таким, чтобы было справедливо равенство ЦАП с весовыми резисторами на входе ЦАП с резистивной матрицей типа R – 2 R получим ЦАП, имеющий 2 N состояний. Точность такого преобразователя определяется разбросом и стабильностью параметров резисторов матрицы, аналоговых ключей, ОУ. При большой разрядности ЦАП технологически очень трудно выполнить резисторы с перепадом сопротивлений в 2 N -1 раза. Технологически удобно изготовлять резисторы по возможности с одинаковыми сопротивлениями. В этом случае необходимый коэффициент передачи эталонного напряжения формируется с помощью многозвеньевого делителя напряжения на основе матрицы сопротивлений типа R – 2 R.

Погрешности преобразования ЦАП Абсолютная погрешность преобразования dпш показывает максимальное отклонение выходного напряжения в конечной точке реальной характеристики преобразования от выходного напряжения в конечной точке идеальной характеристики преобразования. Абсолютная погрешность преобразования оценивается в процентах или долях единицы младшего разряда (ЕМР). ЕМР – среднее значение ступени квантования по всей характеристике преобразования. Нелинейность преобразования ЦАП dлн определяет максимальное отклонение реальной ХП от идеальной и оценивается также в долях ЕМР. Дифференциальная нелинейность преобразования ЦАП – dдиф. лн численно равна максимальной разности двух соседних шагов квантования: d диф. лн = D Uвых 2 – D Uвых 1 Дифференциальная нелинейность также оценивается в долях ЕМР.

АЦП последовательного счета Временная диаграмма Структура АЦП последовательного счета АЦП состоит из компаратора, ЦАП, двоичного счетчика, выходного буферного регистра. После команд СБРОС и ПУСК, подаваемых на АЦП, импульсы тактового генератора начинают увеличивать показания счетчика, а, следовательно, и выходной сигнал ЦАП X(t) ступеньками по оси t. Компаратор определяет разницу между X(t) и Uвх. Если окажется, что X(t) - Uвх > 0, то компаратор вырабатывает сигнал СТОП, счетчик останавливается и индицирует двоичный код, эквивалентный входному сигналу Uвх. Недостатком такой схемы АЦП является ее низкое быстродействие, зависящее от величины входного сигнала. Например, пусть f. T = 10 м. Гц и число разрядов счетчика N = 12. Максимальное число импульсов заполнения счетчика , тогда максимальная частота отсчетов входного сигнала составит Fотсч ≤ f. T/K ≈ 107/(4 · 103) = 2, 5 · 103 Гц, а высшая частота в спектре входного сигнала не может превысить F в ≤ 1, 25 · 103 Гц.

АЦП последовательного приближения После пуска схемы первым тактовым импульсом регистр памяти (РП) устанавливает старший разряд ЦАП в единицу. При этом, если Uвх > UЦАП, то компаратор подтверждает состояние РП и ЦАП. Следующим тактовым импульсом единица устанавливается в следующим за старшим разряде. Если окажется, что Uвх < UЦАП , последняя установленная в ЦАП единица заменяется компаратором на ноль, и очередная единица записывается в последующий разряд. Описанные выше действия повторяются до N-го младшего разряда. Таким образом, после N тактов сравнения Uвх и UЦАП, в регистре памяти сформируется N-разрядный двоичный код, который является цифровым эквивалентом входного аналогового сигнала. В такой структуре АЦП полное время преобразования составит N · ДT, где ДT длительность одного такта. При той же частоте тактового генератора f. T = 10 м. Гц и разрядности ЦАП N = 12 преобразование будет выполнено за 12 периодов f. T, т. е. частота отсчетов входного сигнала достигнет Fотсч = f. T/12 = 107/12 = 830 к. Гц, а высшая частота преобразуемых сигналов F В ≈ 400 к. Гц.

Триггер - это устройство, имеющее два устойчивых состояния и способное под действием управляющих сигналов скачкообразно переходить из одного состояния в другое. Классификация триггеров

S R Q(t) Q(t+1) 0 0 0 1 1 0 0 0 1 1 1 0 0 1 1 0 1 Не определено 1 1 1 0 Не определено RS-триггер или SR-триггер — триггер, который сохраняет своё предыдущее состояние при нулевых входах и меняет своё выходное состояние при подаче на один из его входов единицы. При подаче единицы на вход S (от англ. Set — установить) выходное состояние становится равным логической единице. При подаче единицы на вход R (от англ. Reset — сбросить) выходное состояние становится равным логическому нулю. Состояние, при котором на оба входа R и S одновременно поданы логические единицы, в простейших реализациях является запрещённым (так как вводит схему в режим генерации), в более сложных реализациях RSтриггер переходит в третье состояние QQ=00. Одновременное снятие двух « 1» практически невозможно. При снятии одной из « 1» RS-триггер переходит в состояние, определяемое оставшейся « 1» . Таким образом RS-триггер имеет три состояния, из которых два устойчивых (при снятии сигналов управления RS-триггер остаётся в установленном состоянии) и одно неустойчивое (при снятии сигналов управления RS-триггер не остаётся в установленном состоянии, а переходит в одно из двух устойчивых состояний). RS-триггер используется для создания сигнала с положительным и отрицательным фронтами, отдельно управляемыми посредством стробов, разнесённых во времени. Также RS-триггеры часто используются для исключения так называемого явления дребезга контактов.

C S R Q(t) Q(t+1) 0 0 0 1 1 1 0 0 1 1 0 0 1 1 1 1 1 0 Не определено 1 1 Не лпределено Известно, что из-за задержек переключения логических элементов могут возникнуть ложные состояния. Устранить это помогает временное стробирование. Временное стробирование обеспечивается синхронизирующими (тактовыми) импульсами, поэтому синхронный RS-триггер кроме информационных входов R и S имеется вход C, на который подается синхронизирующий сигнал «С» . Такой триггер функционирует как RS-триггер только при условии наличия синхронизирующих импульсов. В противном случае, т. е. при отсутствии синхронизирующих импульсов, состояние его сохраняется неизменным Qn+1 = Qn , какие бы сигналы ни подавались на информационные входы, причем возможна подача сочетания R = S = 1 (или R = S = 0 для триггера с инверсными входами).

D Q(t) Q(t+1) 0 0 1 0 1 1 D-триггер — запоминает состояние входа и выдаёт его на выход. D-триггеры имеют, как минимум, два входа: информационный D и синхронизации С. После прихода активного фронта импульса синхронизации на вход С D-триггер открывается. Сохранение информации в D-триггерах происходит после спада импульса синхронизации С. Так как информация на выходе остаётся неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггеромзащёлкой. Рассуждая чисто теоретически, парафазный (двухфазный) D-триггер можно образовать из любых RS- или JK-триггеров, если на их входы одновременно подавать взаимно инверсные сигналы. D-триггер в основном используется для реализации защёлки. Так, например, для снятия 32 бит информации с параллельной шины, берут 32 D-триггера и объединяют их входы синхронизации для управления записью информации в защёлку, а 32 D входа подсоединяют к шине.

T Q(t) Q(t+1) 0 0 1 1 1 0 Триггер Т -типа, или счетный триггер, имеет один информационный Т-вход. Смена его состояний происходит всякий раз, когда входной сигнал меняет свое значение в определенном направлении. В зависимости от того, какой перепад напряжения используется для управления (от нуля к единице или от единицы к нулю), различают Т-триггеры с прямым или инверсным динамическим управлением ( -триггер). По способу ввода входной информации Т-триггеры могут быть асинхронными и синхронными.

J K Q(t) Q(t+1) 0 0 0 1 1 0 00 0 1 1 1 1 0 ИМС триггера К 155 ТВ 1 JK-триггер работает так же как RS-триггер, с одним лишь исключением: при подаче логической единицы на оба входа J и K состояние выхода триггера изменяется на противоположное. Вход J (от англ. Jump — прыжок) аналогичен входу S у RS-триггера. Вход K аналогичен входу R у RS-триггера. При подаче единицы на вход J и нуля на вход K выходное состояние триггера становится равным логической единице. А при подаче единицы на вход K и нуля на вход J выходное состояние триггера становится равным логическому нулю. JK-триггер в отличие от RS-триггера не имеет запрещённых состояний на основных входах, однако это никак не помогает при нарушении правил разработки логических схем. На практике применяются только синхронные JK-триггеры, то есть состояния основных входов J и K учитываются только в момент тактирования, например по положительному фронту импульса на входе синхронизации. На базе JK-триггера возможно построить D-триггер или Т-триггер. Как можно видеть в таблице истинности JK-триггера, он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической 1. Это свойство позволяет создать на базе JK-триггера Т-триггер, объединив входы J и К

Использование JK-триггера в качестве: D-триггера асинхронного T-триггера

Классификация счетчиков Счетчиком называется устройство, предназначенное для подсчета числа входных сигналов и хранения в определенном двоичном коде этого числа. Счетчики - это цифровые автоматы, внутренние состояния которых определяются только количеством сигналов "1", пришедших на вход. Сигналы "0" не изменяют их внутренние состояния. Триггер Т-типа является простейшим счетчиком, который считает до двух. Счетчик, образованный цепочкой из m триггеров, сможет подсчитывать в двоичном коде 2 m входных импульсов. Каждый из триггеров в этой цепочке называют разрядом счетчика. Основная характеристика счетчика – модуль счета, или емкость счетчика Kсч. . Это количество поступивших входных сигналов, которое возвращает счетчик в исходное состояние. Количество триггеров, необходимое для реализации счетчика, равно m = log 2 Kсч. , где m – ближайшее большее целое число. по модулю счета: двоичные, двоично-десятичные или с другим основанием счета, недвоичные с постоянным модулем счета, с переменным модулем счета по направлению счета: суммирующие, вычитающие, реверсивные; по способу организации внутренних связей: с последовательным переносом, с параллельным переносом, с комбинированным переносом, кольцевые

Последовательные счетчики Суммирующий счетчик на JK-триггерах Счетчик может работать как суммирующий, так и как вычитающий. В режиме вычитания сигналы на входы последующих разрядов подавать с инверсных выходов триггеров предыдущих разрядов. Так как полученный счетчик – асинхронный, то каждый его триггер срабатывает с задержкой относительно входного сигнала. Поэтому по мере продвижения сигнала от младшего разряда к старшему эта задержка суммируется и может произойти искажение информации, в виде несоответствие числа уже поступивших в счетчик импульсов и кода на его выходах. В общем случае суммарная задержка пропорциональна числу триггеров, что снижает быстродействие счетчика.

Параллельные счетчики Двоичный параллельный счетчик с K сч. = 8 на JK-триггерах (К 155 ТВ 1) Для повышения быстродействия счетчики выполняются синхронными с параллельным переносом (или параллельными). Их особенность заключается в том, что выходы всех предшествующих разрядов соединяются с входами триггера последующего разряда, поэтому длительность переходного процесса определяется только длительностью переходного процесса одного разряда и не зависит от количества триггеров. Отсюда следует, что параллельные счетчики – синхронные. Структурная схема вычитающего счетчика для этого случая отличается тем, что сигналы на входы J и K последующих триггеров необходимо подавать с инверсных выходов триггеров предшествующих разрядов. Так как исходное состояние вычитающего счетчика – единицы во всех разрядах, то организуется общая шина установки по -входам.

Реверсивные счетчики Реверсивный счетчик должен, в зависимости от сигналов управления, обеспечивать или режим суммирования, или режим вычитания входных сигналов. Реверсивный счетчик должен содержать схему управления, обеспечивающую подключение либо прямых, либо инверсных выходов ко входам последующих разрядов, в зависимости от сигналов управления направлением счета T.

Цифровые регистры - это устройства, предназначенные для хранения и преобразования многоразрядных двоичных чисел. Запоминающими элементами регистра являются триггеры, число которых равно разрядности хранимых чисел. Кроме триггеров регистры содержат также комбинационные схемы, предназначенные для ввода и вывода хранимых чисел, преобразования их кодов, сдвига кодов на то или иное число разрядов. Информация в регистрах хранится, как правило, в течение некоторого количества тактов Различают параллельные регистры (регистры памяти), последовательные регистры (регистры сдвига), параллельно-последовательные регистры (например, ввод в параллельном коде, вывод – в последовательном и наоборот). В параллельных регистрах можно производить поразрядные логические операции с хранимым числом и вновь вводимым. Вид логических операций зависит от типа триггеров, составляющих регистр, и комбинации сигналов управления. Регистры сдвига применяются для преобразования последовательного кода в параллельный (и обратно), для умножения и деления многоразрядных чисел и т. д.

Параллельные регистры однофазный парафазный Изменение хранящейся информации (ввод новой информации) происходит после соответствующего изменения сигналов на входах A при поступлении определенного уровня (С = 0 или С = 1) или фронта синхросигналов. В качестве разрядов регистра памяти используются синхронизируемые D-триггеры, если информация поступает в виде однофазных сигналов, или RS-триггеры, если информация поступает в виде парафазных сигналов

Последовательные регистры Сдвиговый регистр на D-триггерах со сдвигом вправо В регистре с последовательным вводом производится последовательный сдвиг поступающей на вход информации на один разряд вправо в каждом такте синхросигналов. После поступления m синхроимпульсов весь регистр оказывается заполненным разрядами числа А, и первый разряд числа (A 0) появляется на выходе Q 0 регистра. В течение последующих m синхроимпульсов производится последовательный поразрядный вывод из регистра записанного числа, после чего регистр оказывается полностью очищенным. При построении последовательных регистров со сдвигом влево необходимо произвести переключение входов триггеров таким образом, чтобы состояние (Pm – i)-го триггера изменялось в соответствии с состоянием (Pm – i – 1)-го триггера.

Реверсивные регистры Для построения реверсивного сдвигового регистра необходимо между его триггерами включать устройства управления направлением сдвига. Эти устройства в зависимости от единичного сигнала, поступившего либо по шине Tс. прав. , либо по шине Tс. лев. , должны подключать входы каждого триггера регистра к выходам предыдущего или к выходам последующего триггеров. При построении сдвиговых регистров обязательным является применение триггеров, синхронизируемых фронтом. В противном случае за время действия одного синхросигнала информация в регистре продвигается более чем на один разряд, т. е. нормальное функционирование регистра – сдвиг на один разряд за один такт – нарушается. Функциональные возможности сдвигового регистра можно расширить, если его дополнить входами параллельной загрузки и выходами всех разрядов регистра для параллельной выдачи информации.

Последовательностные устройства этого типа называют также распределителями сигналов, так как последовательность двоичных чисел на их выходах используется для управления работой других цифровых узлов. Число состояний генератора называется длиной последовательности чисел Ln, которая равна количеству тактов, после которого последовательность чисел на выходе генератора повторяется. По своей структуре генераторы чисел близки либо к счетчикам, либо к регистрам. Генератор чисел 3 – 2 – 12 – 4 на основе счетчика Любой счетчик можно считать генератором последовательности чисел, имеющей Ln = Kсч. Как правило, требуемое число разрядов генератора равно числу двоичных разрядов m в генерируемых числах. Если m > log 2 Ln, то для уменьшения числа используемых триггеров структура генераторов изменяется. В этом случае генератор целесообразнее строить в виде счетчика с модулем счета Kс = Ln и подключенной к его выходам комбинационной схемой (КС), синтезирующей требуемые значения двоичных чисел последовательности.

Структура ОЗУ - ДШх, ДШу – адресные дешифраторы строк и столбцов; - ФЗС – формирователь сигналов записи/считывания; - СУ – схема управления; - АШх, РШ – адресные и разрядные шины; - DI, DO – шины записи и считывания соответственно; - БК – буферный каскад. Накопитель представляет собой прямоугольную матрицу ЭП, содержащую nx строк и ny столбцов. Емкость накопителя N = nx · ny. Каждый ЭП подключен к адресным (АШ) и разрядным (РШ) шинам. Выбор необходимого ЭП осуществляется путем подачи определенной комбинации адресных переменных (Am … A 1 , A 0). Адресные дешифраторы строк (ДШx) и столбцов (ДШy) формируют сигналы выборки на соответствующих АШ, которые определяют строку и столбец накопителя, в котором расположен выбираемый ЭП. Таким образом, m адресных входов позволяют выбирать один из N = 2 m элементов памяти. Режим работы микросхемы определяется сигналами выбора микросхемы (CHIP SELECT) и записи -считывания (WRITE/READ). При подаче низкого потенциала на вход выбора схема управления (СУ) разрешает формирование сигналов выборки на АШx . Если при этом сигнал на входе , то СУ формирует управляющий сигнал, при котором ФЗС обеспечивает запись в выбранном ЭП информации, поступающей на вход DI. Выход DO в этом случае находится в отключенном состоянии. Если сигнал , то СУ переключает ФЗС в режим считывания, при котором информация из выбранного ЭП передается на выход DO, при этом состояние входа DI не влияет на работу микросхемы. При микросхема находится в режиме хранения, т. е. состояние ЭП не меняется при любых сигналах на входах (Am … A 0), DI, . Выход DO находится в отключенном состоянии.

Нумерация выводов логических элементов соответствует микросхеме К 176 ЛА 7, К 176 ЛЕ 5 В схеме использованы микросхемы 176 серии, у которых два входных ограничительных диода, длительность импульсов и пауз будет равна: tи = tп = 0, 7∙R 2∙C 1, Полный период — 1, 4∙R 2∙C 1, а частота следования импульсов — f = 0, 7/R 2∙C 1. Резистор R 1 нужен для ограничения тока через входные диоды, но можно обойтись и без него. Схема генератора на двух элементах, но частота такого генератора менее стабильна Генератор с возможностью отключения

Схема с возможностью регулировки скважности импульсов в широких пределах При необходимости в генераторе, который формирует определенное число импульсов используется схема, в которой содержатся ждущий мультивибратор DD 1. 1 DD 1. 2, необходимый для подавления дребезга контактов, генератор импульсов DD 1. 3, DD 1. 4 и десятичный счетчик с дешифратором — К 176 ИЕ 8. Число генерируемых импульсов соответствует номеру нажатой кнопки.

Схема подключения двух индикаторов с общим анодом