Цифровые сигнальные процессоры Архитектура, особенности организации вычислений 1
Отличительные особенности ЦСП: Архитектура шин Конвейерное выполнение команд Аппаратная реализация программных функций Специфические команды ЦОС Направления повышения производительности: - увеличение количества одновременно выполняемых операций - увеличение количества одновременно обрабатываемых данных - увеличение количества одновременно выполняемых команд 2
3
Обобщенная схема цифрового сигнального процессора 4
Конвейер A F 1 F 2 D 1 D 2 R 1 R 2 X W 8 -уровневый B F 1 F 2 D 1 D 2 R 1 R 2 X W конвейер C F 1 F 2 D 1 D 2 R 1 R 2 X W D F 1 F 2 D 1 D 2 R 1 R 2 X W E & G доступ к E F 1 F 2 D 1 D 2 R 1 R 2 X W тому же адресу F F 1 F 2 D 1 D 2 R 1 R 2 X W G F 1 F 2 D 1 D 2 R 1 R 2 X W H F 1 F 2 D 1 D 2 R 1 R 2 X W F 1: Адрес инструкции Защита конвейера F 2: Чтение инструкции D 1: Декодирование инструкции Ø Порядок результатов такой же как это D 2: Вычисление адресов операндов записано в программе R 1: Адрес операнда R 2: Получение операнда Ø Программисту не нужно заботиться о X: Вычисление в ЦП конвейере 5 W: Сохранение содержимого памяти
Шина программ Ядро ЦСП 32 Шина данных 16 XT (32) or T/TL 16/32 8/16/32 32 Умножитель 32 x 32 или Сдвиг R/L (0 -16) два 16 x 16 P (32) or PH/PL 8/16 32 32 Сдвиг R/L (0 -16) 32 АЛУ (32) 32 АКК (32) AH (16) AL (16) AH. MSB AH. LSB AL. MSB AL. LSB 32 Сдвиг R/L (0 -16) 6 32 Шина данных
Типовые алгоритмы DSP Сумма произведений – основной элемент большинства DSP алгоритмов: Алгоритмы • Фильтр с конечной импульсной характеристикой • Фильтр с бесконечной импульсной характеристикой • Свертка • Дискретное преобразование Фурье • Дискретное косинусное преобразование 7
Цифровой сигнальный контроллер Шина программ Менеджер Событий А Менеджер Загр. Событий B Секторная ПЗУ ОЗУ 12 битный Flash АЦП A(18 -0) 22 Сторожевой таймер 32 D(15 -0) 32 PIE Mc. BSP R-M-W менеджер 32 -бит. 32 x 32 бит АЛУ прерыв. CAN 2. 0 B Регистры Умножитель атомар. функций 3 SCI-A 32 битных Шина регистров Таймера SCI-B JTAG реального ЦП времени SPI Шина данных 8 GPIO
Отличительные особенности ЦСП: Архитектура шин Конвейерное выполнение команд Аппаратная реализация программных функций Специфические команды ЦОС Направления повышения производительности: - увеличение количества одновременно выполняемых операций - увеличение количества одновременно обрабатываемых данных - увеличение количества одновременно выполняемых команд 9
Цифровые сигнальные процессоры фирмы Texas Instruments 10
Texas Instruments DSP/DSC Семейство TMS 320 C 6000 C 5000 Высокая C 2000 производительность Эффективное Эффективность ‘C’ Энергопотребление DSP Эффективная интеграция для DSP управления 11 DSC
Семейство TMS 320 Texas Instruments Разнообразные семейства и виды процессоров существуют для различных сегментов рынка Низкая стоимость C 2000 Системы управления: Управление двигателями Цифровые системы управления Эффективность C 5000 Лучшее соотношение MIPS к Ваттам / Размеру Беспроводные телефоны , модемы и Vo. IP Интернет радио проигрыватели Цифровые фото камеры Производительность C 6000 Беспроводные базовые станции DSL - модемы Обработка изображений и видео сигналов Мультимедийные серверы 12
13
14
15
16
17
18
19
20
21
22
23
24
25
Цифровой сигнальный контроллер TMS 320 F 28335 26
2. 2. 1 Основные параметры и характеристики Высококачественная КМОП технология: - частота до 150 МГц; - напряжения питания: ядра 1, 9/1, 8 В; периферии 3, 3 В. 32 -разрядное центральное процессорное устройство (CPU): - сопроцессор (FPU) с плавающей точкой (IEEE-754 одиночной точности); - двойной аппаратный умножитель (MAC)16 х16 с возможностью выполнения 32 х32; - Гарвардская архитектура шин; - быстрая реакция на прерывания; - унифицированная для программирования модель памяти; - эффективная программируемость на С/С++ и Ассемблере. 6 -каналььный контроллер прямого доступа к памяти(DMA). 16 - или 32 -разрядный интерфейс с внешней памятью (до 2 Мх16 адресов). Встроенная память: - 34 Кх16 оперативная (SARAM); - 256 Кх16 постоянной (Flash); - 1 Кх16 постоянной (OTP ROM). - ПЗУ загрузчика 8 Кх16 с режимами загрузки через различные интерфейсы и стандартными математическими таблицами. 27
Устройство тактирования и управления системой, содержащее встроенную электронику генератора, систему ФАПЧ с поддержкой динамического изменения отношения частот, модуль сторожевого таймера. 128 -разрядный кодовый замок, защищающий встроенную память. Три 32 -разрядных таймера CPU Расширенные средства управления исполнительными устройствами: - 18 выходов сигналов с ШИМ (PWM), из которых 6 выходов с ШИМ высокого разрешения до 150 пс (HRPWM); - 6 входов захвата внешних событий (Event Capture); - 8 32 -разрядных таймеров; - 2 интерфейса энкодеров. Последовательные порты: - два модуля интерфейса CAN; - три модуля интерфейса SCI (UART); - два модуля интерфейса Mc. BSP; - SPI модуль; - модуль I 2 С; 16 -канальный 12 -разрядный АЦП с временем преобразования 80 нс - мультиплексор 2 х8 каналов; - два устройства выборки/хранения; - возможность одновременного преобразования двух сигналов; 28 - внутренний или внешний источник опорного напряжения.
29
30
31
32
Карта памяти Распределение адресного пространства процессора зафиксировано в его карте памяти Особенности карты памяти TMS 320 F 28335: -Размер блоков фиксирован и не может быть изменен пользователем; -Периферийные фрэймы Per. Frame 0, 1, 2, 3 предназначены только для данных и недоступны для пользовательских программ -В области адресов 0 х38 0080 – 0 х38 008 F хранится процедура калибровки АЦП – пользователем не программируется -Если в проекте CAN интерфейс не используется, то его область оперативной памяти может быть использована как память общего назначения. 33
34
35
36
37
Особенности организации регистрового пространства периферийных устройств: Регистровое пространство периферийных устройств разделено на четыре области, которые называются фрэймами (PFn). Периферийный фрэйм Per. Frame 0 объединяет устройства, подключенные к шине памяти CPU (Memory Bus). Периферийный фрэйм Per. Frame 1 объединяет устройства, подключенные к 32 -разрядной шине периферии (32 -bit peripheral bus). Периферийный фрэйм Per. Frame 2 объединяет устройства, подключенные к 16 -разрядной шине периферии (16 -bit peripheral bus). Периферийный фрэйм Per. Frame 3 объединяет устройства, подключенные к 32 -разрядной шине периферии с прямым доступом к памяти (32 -bit peripheral bus DMA accessible). 38
39
40
41
42
43
44
45
Скачать презентацию Цифровые сигнальные процессоры Архитектура, особенности организации вычислений
Лекция 1.ppt